採用具革新性的3D奈米堆疊架構 打造0.7奈米晶片

台北2026年6月25日 美通社 －－ IBM 今日發表一項半導體業的重大突破推出全球第一個次奈米 （Sub－1nm） 晶片技術。該技術採用具革新性的電晶體架構僅0.7奈米（或稱7埃米）。這項成就對於面臨傳統晶片尺寸縮放物理極限的產業來說，具有里程碑意義；半導體在電腦、家用電器、通訊設備、交通運輸系統和關鍵基礎設施等領域，都發揮著至關重要的功用。

IBM 最新推出的是小於1奈米的晶片，在僅等同人類指甲大小的晶片上整合了近1千億個電晶體，密度幾乎是 IBM 於2021年推出的2奈米晶片的兩倍。由於一系列結構和材料創新，包括 IBM 創新的3D奈米堆疊架構，這項新技術證明了即使晶片特徵接近原子尺寸，仍可能持續提升效能與效率。

已公佈的技術結果報告顯示，這款新型晶片預計顯著提升性能達50％，能源效率比IBM的2奈米製程晶片提高70％^【1】；為從生成式AI和雲端基礎設施、到下一代電子設備等各種應用提供強大的運算能力。 

IBM研究院院長暨IBM院士Jay Gambetta表示：「IBM晶片技術的最新突破將技術從奈米時代推向了原子尺度，屬於電腦技術的里程碑時刻。憑藉 IBM 全新的奈米堆疊架構，我們不僅在製造更小的電晶體，而且不斷創新晶片的製造方式，從而大幅提升功率和能源效率。這項業界首見的創新，讓 IBM 在下一代技術領域保持領先地位，並為下一個運算時代奠定了基礎。」

奈米堆疊：晶片設計領域的突破

為了生產這種晶片，IBM研究人員開發了一種全新的電晶體架構，稱為「奈米堆疊」（Nanostack），這是業界已知的第一個3D奈米片結構設計，展現比奈米片技術更大的進步（奈米片是目前業界的領先架構，由 IBM 發明）。奈米堆疊設計垂直堆疊並交錯排列的電晶體，利用3D順序整合技術將更多電晶體封裝到晶片上。該設計還允許在每個堆疊層中使用不同的材料組合，從而優化每個電晶體的性能和功率效率，使其彼此獨立運作。

IBM 的奈米堆疊架構透過CMOS整合中的超薄介電鍵結、雙通道工程能力的演示以及具有預期開關性能的功能性CMOS反相器操作得到了實驗驗證。這些結果共同證明：奈米堆疊技術可以在物理上構建與支持實際運算。 

此外，在2026年VLSI大會上發表的新研究中，IBM的研究人員證明，奈米堆疊架構可將SRAM的容量縮小40％^【2】，讓晶片設計人員能夠創造出效率更高的晶片，同時也能滿足高階人工智慧工作負載的高頻寬數據需求。 

憑藉這一突破性的結構，邏輯技術首次可以擴展到1奈米以下，推進邁向埃米級製程時代，尺寸接近單個原子大小。雖然電晶體節點指的是現代製造技術，而不是一個精確的物理尺寸，但 IBM 透過0.7奈米技術展現了持續縮小尺寸的能力。藉著全新的奈米堆疊架構，IBM 的半導體發展路線圖預測未來十年間將實現規模化。 

奠基於 IBM 在半導體創新領域數十年的領導地位 

這項突破再次證明IBM在半導體研發領域的領先地位。從二十世紀60年代的早期半導體，到全球第一款2奈米節點晶片，幾十年來，IBM持續引領全球晶片研發，為電腦系統提供動力。IBM不斷在矽晶片、AI硬體、邏輯晶片和量子處理器等領域創新，致力為未來運算提供動能。 

IBM與其合作夥伴在位於美國紐約州阿爾巴尼的一家半導體研究機構進行這項工作；該機構即將擁有高數值孔徑極紫外光 （High NA EUV） 光刻工具，這是邏輯電路未來發展的關鍵。這項由ASML開發的技術，能進行超精確的電路印刷，有助於製造更小、更強大的晶片。IBM與包括科林研發 （Lam Research）、東京威力科創 （TEL） 和 SCREEN Semiconductor Solutions在內的合作夥伴，持續共同開發新的高數值孔徑 EUV 製程和工具。

IBM最近也宣佈成立Anderon 的計劃；這家 IBM 旗下的獨立公司，是全球首座專注量子晶片的代工廠，它將利用 IBM 在業界領先的量子運算和半導體專業知識，幫助美國在全球量子晶圓製造領域佔據有利地位。 

IBM預計奈米堆疊技術最快在五年內可應用在1奈米以下節點與量產。

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IBM 是全球領先的混合雲、人工智慧及企業服務提供者，服務遍及全球 175 多個國家。IBM 協助企業從資料中獲得商業洞察、簡化流程、降低成本並增強競爭力。來自金融服務、電信和醫療等關鍵領域的機構，採用 IBM 混合雲平台及 Red Hat OpenShift 進行數位轉型。IBM 在人工智慧、量子運算和產業導向的雲端解決方案及企業服務領域持續創新，為客戶提供開放且靈活的選擇。公司秉持誠信、透明治理、社會責任、多元包容的企業文化，奠定了 IBM 的業務基石。

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【1】 S. Reboh 等人，面向 CMOS 7A 節點及以後的奈米堆疊電晶體架構，VLSI 2025
【2】 Chen Zhang等人，交錯通道奈米堆疊SRAM位元單元的面積和性能，VLSI 2026